Familias Lógicas.


– Introducción.

“Una familia lógica se puede definir como la estructura básica a partir de la cual se pueden construir las puertas lógicas.”

Una posible clasificación de estas familias, según los dispositivos semiconductores en los que se basan, es:

  • Familias bipolares.- emplean transistores bipolares y diodos, es decir, dispositivos de unión. Las familias bipolares mas representativas son las familias TTL y ECL.
  • Familias MOS.- emplean transistores MOSFET, es decir, transistores de efecto campo. La familias MOS mas representativas son las familias NMOS y CMOS.

– Familia TTL (Transistor Transistor Logic).

Esta familia es una de las mas empleadas en la construcción de dispositivos MSI. Esta basada en el transistor multi-emisor. Este transistor es un transistor con varios emisores, una sola base y un solo colector.

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VOL = VCE(SAT)3 = 0.2v
VOH = VDD – VBE(SAT)4 – VD(ON) = 3.8 v.
VIH es la tensión para que el transistor T1 salga de zona activa inversa.
VIL es la tensión para que el transistor T1 salga de saturación.

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La lógica de esta familia es negada, es decir, la salida siempre esta complementada. También podemos apreciar que la utilización de un transistor multi-emisor genera la operación AND de los emisores. También podemos generar operaciones OR de los términos producto. Luego, con la familia TTL solo podemos generar las siguientes estructuras y tipos de salida:

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– Familia CMOS (Complementary MOS)

Esta familia basa su operación en la utilización de los transistores NMOS y PMOS funcionando como interruptores, de tal forma que los transistores NMOS suministran el nivel bajo (ya que no se degrada con la tensión umbral) y los transistores PMOS suministran el nivel alto (ya que no se degrada con la tensión umbral).

Una puerta construida con la familia CMOS solamente estará formada por transistores.

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En el caso de la familia CMOS, al igual que en la NMOS, se puede construir cualquier fórmula compleja. En el caso de los transistores NMOS, se construyen igual que en la familia NMOS, pero en los transistores PMOS es la función inversa. Es decir:

  • La conexión en paralelo forma una operación AND.
  • Mientras que la conexión en serie forma una operación OR.

Se tiene que verificar que ambas ramas (de transistores NMOS y PMOS) generan la misma función lógica. Este hecho implicara que el nodo de salida siempre estará conectado a un solo nivel lógico, es decir, al nodo de polarización (nivel alto) o al nodo de tierra (nivel bajo). En el caso de que no se cumpla dicha restricción, podemos encontrarnos en dos situaciones diferentes:

  • Que el nodo de salida este conectado a la tensión de polarización y al nodo de tierra de forma simultanea. Esta situación no se debe permitir nunca, ya que el valor lógico de salida será indeterminado.
  • Que el nodo de salida no este conectado a ningún nodo, ni a tensión de polarización ni
    a tierra. Esta situación es problemática porque dejáramos la salida en alta impedancia
    y cualquier dispositivo parasito podría alterar el valor lógico.

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